Lead Design Engineer - Cadence - Distans - Globalt

På Cadence anställer och utvecklar ledare och innovatörer som vill göra ett avtryck i teknikvärlden. JOBB Beskrivning: ANSVAR: - Utveckling av testplaner, tester och verifieringsinfrastruktur för komplexa IP:er / delsystem / SOC:er. - Skapande av verifieringsmiljö med UVM-metodik eller motsvarande. - Konstruktion av återanvändbara bussfunktionella modeller, monitorer, checkers och scoreboards. - Ledning av funktionell täckningsverifiering. FÄRDIGHETER: - BTech / MTech i ingenjörsvetenskap. Eller motsvarande eller relevant - 4-7 års erfarenhet inom VLSI-verifiering. Motsvarande eller relevant - Expertis inom SoC-nivåverifiering och IP / delsystemvalidering. - Kompetens i att utveckla testbänkar, testbänkskomponenter, testplaner, testfall, funktionell täckning, assertions och täckningsanalys. - Stark kunskap i UVM, SV. - Bekant med protokoll som UCIe, PCIe, DDR, USB, AMBA. - Skicklig individ och mentor med exceptionell felsökning och problemlösningsförmåga. - Omfattande erfarenhet av verifieringscykeln för komplexa SOC:er. Vi gör arbete som betyder något.