Chip-ledare / Direktör för fysisk design - Cadence

På Cadence anställer och utvecklar vi ledare och innovatörer som vill göra skillnad i teknikvärlden. Vi välkomnar mycket talangfulla arkitekter för fysisk design och chip-ledare till vår Performance Solutions Group (PSG). Att arbeta på Cadence innebär att samarbeta med några av branschens främsta hjärnor och driva innovation för världens mest avancerade företag. Genom Cadences verktyg, emuleringshårdvara och IP-produkter har vi stöttat ett brett utbud av kunder och möjliggjort produkter inom datacenter, avancerade förarassistentsystem (ADAS) för fordon och fysisk AI samt banbrytande AI-vertikaler. Som expertarkitekt för fysisk design kommer du att arbeta direkt med våra ledande kunder för att leverera differentierade RTL-till-GDS-tjänster i avancerade FinFET-noder. Du kommer att leda ett talangfullt team för fysisk design med målet att inte bara uppfylla utan överträffa kundernas krävande mål för prestanda, strömförbrukning, area och tidplan (PPAS). På Cadence står våra kunder i centrum för allt vi gör, och talangfulla ledare som du är avgörande för att förvandla denna passion till konkreta resultat. Huvudansvar Fungera som teknisk ledare för team inom fysisk design och Design for Test, och driva komplexa SoC-projekt för kunder från RTL eller Netlist till GDS. Dessa kritiska SoC:er är riktade mot marknader som datacenter, fordon och artificiell intelligens. Arbeta direkt med kunder under hela engagemanget, från initiering till slutlig GDS-leverans, och ta ansvar för tekniska beslut, designavvägningar och innovativ problemlösning för att uppnå kundens PPA- och tidskrav. Vägleda kunder i valet av lämpligt gjuteri/nod, bibliotek och minneskompilator, samt fastställa sign-off-kriterier för att säkerställa bästa avvägning mellan funktioner och kostnad. Samarbeta med interna Cadence-team för att hålla tekniska presentationer och främja interna AI-initiativ för att förbättra kvalitet och effektivitet. Arbeta nära kundens eller interna RTL/syntes-team för att säkerställa att nyckeltal uppnås effektivt före fasgrinden för utförande av fysisk design. Samarbeta med Cadences verktygs-FoU för att förbättra verktyg och metodiker för att möta och överträffa kundkrav. Dokumentera och dela bästa praxis och lärdomar från pågående och avslutade projekt för att förbättra effektivitet, framgångsfrekvens och AI-adoption i framtida program. Krav Femton eller fler års branscherfarenhet av fysisk design. Kandidatexamen i datavetenskap/teknik, elektroteknik eller ett relaterat område. Starka kunskaper i digitala designgrunder, halvledargrunder och statisk tidanalys (inklusive tidskrav). Erfarenhet av digitala implementeringsflöden för IC och backend-EDA-verktyg, inklusive Place and Route, Clock Tree Synthesis, IR Drop-analys, backend-designtid och strömstängning. Bevisad erfarenhet av fullständig designavslutning för chip-toppnivåprojekt. Expertis inom PPA-optimering, inklusive drivande av avvägningar mellan prestanda, strömförbrukning och area för att möta aggressiva designkrav. Erfarenhet av avancerade noder på 7nm och under. Färdighet i skriptspråk som Tcl, Perl eller Python är nödvändigt. Starka kommunikations- och problemlösningsförmågor i kundmöten. Personlig drivkraft för kontinuerligt lärande och utvidgning av professionella färdigheter. Erfarenhet av att bygga starka tekniska relationer med interna intressenter, inklusive RTL-, DFT-, CAD- och biblioteksteam. Föredragna kvalifikationer Masterexamen i datavetenskap/teknik, elektroteknik eller ett relaterat område. Tidigare erfarenhet av digitala implementeringsflöden för IC och frontend-EDA-verktyg, inklusive syntes, DFT och logisk ekvivalenskontroll. Erfarenhet av Cadence-verktyg som Genus, Innovus, Conformal, Tempus, Modus, Voltus, eller liknande verktyg som ICC, ICC2, DC eller Primetime är mycket önskvärt. Erfarenhet av avancerade noder på 5nm och under. Domänexpertis inom CPU:er, GPU:er, AI-motorer, Networks on Chip (NoCs) eller höghastighetsgränssnitt. Erfarenhet av 3D IC-design är ett betydande plus.