Sirun kehityspäällikkö / Fysikaalisen suunnittelun johtaja - Cadence

Cadencessa palkkaamme ja kehitämme johtajia ja innovaattoreita, jotka haluavat vaikuttaa teknologian maailmaan. Meillä on ilo toivottaa tervetulleeksi erittäin lahjakkaat fyysisen suunnittelun arkkitehdit ja sirun kehityspäälliköt Cadence Performance Solutions Groupiin (PSG). Cadencessa työskentely tarkoittaa yhteistyötä alan kirkkaimpien mielien kanssa ja innovaatioiden edistämistä maailman edistyneimmille yrityksille. Cadencen työkalujen, emulaatio-laitteiston ja IP-tuotteiden avulla olemme tukeneet monipuolista asiakaskuntaa, mahdollistaen tuotteita datakeskuksissa, autoteollisuuden edistyneissä kuljettajaa avustavissa järjestelmissä (ADAS) ja fyysisessä tekoälyssä sekä huipputeknologian tekoälyvertikaaleissa. Asiantuntevana fyysisen suunnittelun arkkitehtina toimit suoraan huippuasiakkaidemme kanssa toimittaaksesi erikoistuneita RTL-to-GDS-palveluita edistyneissä FinFET-nodeissa. Johdat lahjakasta fyysisen suunnittelun tiimiä tavoitteena ei ainoastaan täyttää vaan ylittää asiakkaiden vaativat suorituskyky-, teho-, pinta-ala- ja aikataulutavoitteet (PPAS). Cadencessa asiakkaamme ovat kaiken toimintamme keskiössä, ja kaltaisesi lahjakkaat johtajat ovat välttämättömiä tämän intohimon muuttamiseksi konkreettisiksi tuloksiksi. Keskeiset vastuualueet Toimi teknisenä johtajana fyysisen suunnittelun ja Design for Test -tiimeissä, vieden monimutkaisia asiakkaiden SoC-projekteja RTL- tai Netlist-vaiheesta GDS-vaiheeseen. Nämä kriittiset SoC:t on suunnattu markkinoille, kuten datakeskukset, autoteollisuus ja tekoäly. Toimi suoraan asiakkaiden kanssa koko yhteistyön ajan, aloituksesta lopulliseen GDS-toimitukseen, ottaen vastuun teknisistä päätöksistä, suunnittelun kompromisseista ja innovatiivisesta ongelmanratkaisusta asiakkaan PPA- ja aikatauluvaatimusten saavuttamiseksi. Ohjaa asiakkaita valitsemaan sopiva valimo/node, kirjasto ja muistikompilaattori sekä määritä hyväksyntäkriteerit parhaan ominaisuuksien ja kustannusten välisen suhteen varmistamiseksi. Tee yhteistyötä sisäisten Cadence-tiimien kanssa teknisten esitysten toimittamiseksi ja sisäisten tekoälyaloitteiden edistämiseksi laadun ja tehokkuuden parantamiseksi. Toimi tiiviisti yhteistyössä asiakkaan tai sisäisten RTL/synteesitiimien kanssa varmistaaksesi, että keskeiset mittarit saavutetaan tehokkaasti ennen fyysisen suunnittelun toteutusvaiheen porttia. Tee yhteistyötä Cadencen työkalujen T&K-osaston kanssa parantaaksesi työkaluja ja menetelmiä asiakasvaatimusten täyttämiseksi ja ylittämiseksi. Dokumentoi ja jaa parhaat käytännöt sekä opit käynnissä olevista ja päättyneistä projekteista tehokkuuden, onnistumisasteiden ja tekoälyn käyttöönoton parantamiseksi tulevissa ohjelmissa. Työvaatimukset Viisitoista tai useampi vuotta alan kokemusta fyysisestä suunnittelusta. Kandidaatin tutkinto tietojenkäsittelytieteessä/tekniikassa, sähkötekniikassa tai vastaavassa alassa. Vahva osaaminen digitaalisen suunnittelun perusteista, puolijohteiden perusteista ja staattisesta ajoanalyysistä (mukaan lukien ajo-rajoitteet). Kokemus IC-digitaalisten toteutusvirtojen ja backend-EDA-työkalujen käytöstä, mukaan lukien Place and Route, Clock Tree Synthesis, IR Drop -analyysi, backend-suunnittelun ajoitus ja tehon sulkeminen. Osoitettu kokemus sirun ylätason projektien täydellisestä suunnittelun viimeistelystä. Asiantuntemus PPA-optimoinnissa, mukaan lukien suorituskyvyn, tehon ja pinta-alan välisten kompromissien hallinta aggressiivisten suunnitteluvaatimusten täyttämiseksi. Kokemus edistyneistä nodeista 7nm ja sitä pienemmistä. Osaaminen skriptikielistä, kuten Tcl, Perl tai Python, on välttämätöntä. Vahvat asiakasrajapinnan viestintä- ja ongelmanratkaisutaidot. Henkilökohtainen motivaatio jatkuvaan oppimiseen ja ammatillisen osaamisen laajentamiseen. Kokemus vahvojen teknisten suhteiden rakentamisesta sisäisten sidosryhmien, kuten RTL-, DFT-, CAD- ja kirjastotiimien kanssa. Toivottuja kvalifikaatioita Maisterin tutkinto tietojenkäsittelytieteessä/tekniikassa, sähkötekniikassa tai vastaavassa alassa. Aiempi kokemus IC-digitaalisten toteutusvirtojen ja frontend-EDA-työkalujen käytöstä, mukaan lukien synteesi, DFT ja looginen ekvivalenssitarkistus. Kokemus Cadence-työkaluista, kuten Genus, Innovus, Conformal, Tempus, Modus, Voltus, tai vastaavista työkaluista kuten ICC, ICC2, DC tai Primetime on erittäin toivottavaa. Kokemus edistyneistä nodeista 5nm ja sitä pienemmistä. Domain-osaaminen CPU:issa, GPU:issa, tekoälymoottoreissa, Networks on Chip (NoCs) tai nopeissa rajapinnoissa. Kokemus 3D IC -suunnittelusta on merkittävä etu.