Lead Design Engineer - Cadence - Distans - Globalt

På Cadence anställer och utvecklar ledare och innovatörer som vill göra ett avtryck i teknikvärlden. Rollen som DV-arkitekt är en senior teknisk ledarroll ansvarig för den strategiska visionen och infrastrukturen för verifiering av nästa generations Tensilica avancerade CPU-kärnor och konfigurerbara processorer. Du kommer att definiera metodologier som säkerställer funktionell integritet för mycket komplexa instruktionuppsättningar (ISA). Huvudsakliga ansvarsområden: Metodologistrategi: Definiera och äga den långsiktiga DV-arkitekturen med fokus på skalbarhet över flera processorvarianter och generationer. Verifieringsinfrastruktur: Arkitekta simulerings-testbänkar i C/C++/RTL och leda utvecklingen av återanvändbara UVM-miljöer. Avancerad verifiering: Främja integrationen av formell verifiering och AI-driven täckningsanalys. Tvärfunktionellt samarbete: Samarbeta med mikroarkitektur, RTL-design och mjukvaruteam för att anpassa verifieringsplaner till ISA-krav. Mentorskap: Ge teknisk riktning och sätt standarden för kvalitet och metrikstyrd verifiering (MDV) över globala team. Kvalifikationer: B.Tech/M.Tech i ECE med 4 till 8 års erfarenhet av SoC/CPU/DSP-verifiering. Djup expertis i SystemVerilog/UVM och C/C++ för arkitekturell modellering. Erfarenhet av processorintegration (t.ex. RISC-V eller ARM) och industristandardprotokoll som AMBA/PCIe. Expertis i skriptning (Perl, Python eller Tcl) för verifieringsflödesautomatisering. Dokumenterad erfarenhet av att verifiera komplexa pipelines, minnessystem eller ISA-implementeringar. Vi gör arbete som betyder något. Hjälp oss att lösa det andra inte kan.