Lead Design Engineer - Cadence - Etätyö - Globaali

Cadencessä palkkaamme ja kehitämme johtajia ja innovaatioita, jotka haluavat vaikuttaa teknologian maailmaan. Rooli: DV-arkkitehti on seniorin teknisen johtajuuden rooli, joka vastaa verifioinnin strategisesta visiosta ja infrastruktuurista seuraavan sukupolven Tensilica-kehitettyjen CPU-ytimien ja konfiguroitavien prosessoreiden osalta. Määrittelet metodologiat, jotka varmistavat erittäin monimutkaisten käskykannan arkkitehtuurien (ISA) toiminnallisen eheyden. Keskeiset vastuualueet: Metodologian strategia: Määrittele ja omista pitkäaikainen DV-arkkitehtuuri, keskittyen skaalautuvuuteen useiden prosessoriversioiden ja sukupolvien välillä. Verifiointinfrastruktuuri: Suunnittele simulaatiotestipenkkejä C/C++/RTL ja johda uudelleenkäytettävien UVM-ympäristöjen kehittämistä. Edistynyt verifiointi: Edistä formaalin verifioinnin ja AI-ohjatun kattavuusanalyysin integrointia. Rinnakkaisyhteistyö: Tee yhteistyötä mikroarkkitehtuurin, RTL-suunnittelun ja ohjelmistotiimien kanssa varmistaaksesi verifiointisuunnitelmien yhteensopivuuden ISA-vaatimusten kanssa. Mentorointi: Tarjoa teknistä ohjausta ja aseta laatu- ja mittaripohjaisen verifioinnin (MDV) standardit globaalisti. Vaatimukset: B.Tech/M.Tech ECE-alalta, 4-8 vuoden kokemus SoC/CPU/DSP-verifioinnista. Syvällinen asiantuntemus SystemVerilog/UVM ja C/C++ arkkitehtuurimallinnuksessa. Kokemus prosessorin integroinnista (esim. RISC-V tai ARM) ja teollisuuden standardeista kuten AMBA/PCIe. Skriptikielen (Perl, Python tai Tcl) osaaminen verifiointivirran automatisointiin. Todistettu kokemus monimutkaisten putkien, muisti- ja ISA-järjestelmien verifioinnista. Teemme merkityksellistä työtä. Auta meitä ratkaisemaan mitä muut eivät pysty.