Konstruktör

På Cadence anställer och utvecklar vi ledare och innovatörer som vill göra skillnad i teknikvärlden. Rollsammanfattning Vi söker en erfaren huvudkonstruktör inom analog design för att driva design och leverans av höghastighetsgränssnitt-IP, med starkt fokus på Die-to-Die (D2D)-sammankopplingar baserade på UCIe-standarden och avancerade paketningstekniker. Rollen kräver praktiskt ägarskap från arkitektur till kiselbring-up, i nära samarbete med layout-, verifierings-, paket- och systemteam. Huvudansvar - Arkitektera, designa och leverera höghastighets analoga/mixed-signal-kretsar för Die-to-Die och chiplet-baserade system, inklusive UCIe-kompatibla gränssnitt. - Ansvara för analoga block för höghastighetsgränssnitt såsom klockning, TX/RX-frontends, termineringsscheman, biasering och utjämningsstödskretsar. - Driva arkitekturdefinition, genomförbarhetsanalys och designavvägningar med hänsyn till signalintegritet, effekt, brus och paketparasiter. - Utföra schemadesign, simulering och optimering över PVT-hörn med hjälp av branschstandardiserade EDA-verktyg. - Arbeta nära avancerade paketteam (2.5D / 3D, interposers, organiska substrat) för att samoptimera krets- och paketdesign. - Stödja layoutgranskningar, parasitextraktionsanalys och post-layout sign-off för högprestanda. - Samarbeta med AMS-verifiering, digitala och systemteam för att möjliggöra fullständig chipintegration och validering. - Delta i kiselbring-up, felsökning och karakterisering, inklusive korrelation med simuleringsresultat. - Bidra till designmetodik, checklistor och bästa praxis för höghastighetsanaloga och D2D-designer. Krav - Kandidatexamen eller masterexamen i el-/elektronikteknik eller relaterat område. - 8+ års praktisk erfarenhet av analog / mixed-signal IC-design. - Stark erfarenhet av design av höghastighetsgränssnitt (t.ex. DDR, PCIe, SerDes, Die-to-Die-länkar). - God förståelse för UCIe-standardkoncept, D2D PHY-krav och chiplet-arkitekturer. - Erfarenhet av arbete med avancerade paketningstekniker och förståelse för paketinducerade effekter på höghastighetssignalering. - Färdighet i design på schemanivå, simulering och felsökning över PVT-hörn. - Starka grunder i analog krets teori, signalintegritet, brusanalys och klockning. Meriterande färdigheter - Direkt praktisk erfarenhet av UCIe PHY-design eller integration. - Exponering för AMS-verifieringsflöden och mixed-signal simuleringsmiljöer. - Erfarenhet av post-silicon felsökning och korrelation. - Kunskap om effektintegritet, termiska överväganden och paketmedvetna designflöden. - Förmåga att mentora juniora ingenjörer och leda tekniska diskussioner. Vad framgång innebär - Robusta, skalbara UCIe / D2D analoga IP:n som uppfyller mål för prestanda, effekt och tillförlitlighet. - Smidigt samarbete mellan design-, verifierings- och paketteam. - Förutsägbart utförande i linje med projektmilstolpar och KPI:er / OKR:er. - Starkt ägarskap från arkitektur till kisel.