Suunnitteluinsinööri

Cadencessa palkkaamme ja kehitämme johtajia ja innovaattoreita, jotka haluavat vaikuttaa teknologian maailmaan. Tehtävän kuvaus Etsimme kokenutta johtavaa analogista suunnitteluinsinööriä ohjaamaan nopeiden rajapintojen IP-ratkaisujen suunnittelua ja toimitusta. Painopisteenä ovat Die-to-Die (D2D) -yhteydet, jotka perustuvat UCIe-standardiin ja edistyneisiin pakkausteknologioihin. Tehtävä vaatii käytännön omistajuutta arkkitehtuurista piin käyttöönottoon asti, työskennellen tiiviisti layout-, verifiointi-, pakkaus- ja järjestelmätiimien kanssa. Keskeiset vastuualueet - Arkkitehtuurin suunnittelu ja nopeiden analogisten / mixed-signal-piirien toimitus Die-to-Die- ja chiplet-pohjaisille järjestelmille, mukaan lukien UCIe-yhteensopivat rajapinnat. - Vastuu nopeiden rajapintojen analogisista lohkoista, kuten kellotuksesta, TX/RX-etupäästä, terminointikaavioista, biasoinnista ja ekvalisoinnista. - Arkkitehtuurin määrittely, toteutettavuusanalyysit ja suunnitteluratkaisut, joissa huomioidaan signaalin eheys, teho, kohina ja pakkauksen parasitit. - Skeemasuunnittelu, simulointi ja optimointi PVT-kulmien yli alan standardien mukaisilla EDA-työkaluilla. - Tiivis yhteistyö edistyneiden pakkaustiimien (2.5D / 3D, interposers, orgaaniset substraatit) kanssa piiri- ja pakkausmuotoilun yhteisoptimointia varten. - Layout-tarkastusten, parasitien ekstraktioanalyysin ja post-layout-hyväksynnän tuki nopeaa suorituskykyä varten. - Yhteistyö AMS-verifiointi-, digitaali- ja järjestelmätiimien kanssa koko sirun integraation ja validoinnin mahdollistamiseksi. - Osallistuminen piin käyttöönottoon, vianetsintään ja karakterisointiin, mukaan lukien korrelaatio simulointitulosten kanssa. - Panos suunnittelumetodologioihin, tarkistuslistoihin ja parhaisiin käytäntöihin nopeiden analogisten ja D2D-suunnittelujen osalta. Vaadittavat pätevyydet - Kandidaatin tai maisterin tutkinto sähkö- tai elektroniikkatekniikasta tai vastaavasta alasta. - Yli 8 vuoden käytännön kokemus analogisesta / mixed-signal IC-suunnittelusta. - Vahva kokemus nopeiden rajapintojen suunnittelusta (esim. DDR, PCIe, SerDes, Die-to-Die-linkit). - Vahva ymmärrys UCIe-standardin konsepteista, D2D PHY -vaatimuksista ja chiplet-arkkitehtuureista. - Kokemus edistyneiden pakkausteknologioiden kanssa työskentelystä ja ymmärrys pakkauksen aiheuttamista vaikutuksista nopeaan signalointiin. - Osaaminen skeematason suunnittelussa, simuloinnissa ja vianetsinnässä PVT-kulmien yli. - Vahva osaaminen analogisesta piiriteoriasta, signaalin eheydestä, kohina-analyysistä ja kellotuksesta. Toivottuja taitoja - Suora käytännön kokemus UCIe PHY -suunnittelusta tai integraatiosta. - Kokemus AMS-verifiointiprosesseista ja mixed-signal-simulointiympäristöistä. - Kokemus post-silicon-vianetsinnästä ja korrelaatiosta. - Tietomäärä teho-integritetistä, lämpötilahuomioista ja pakkaustietoisista suunnitteluprosesseista. - Kyky mentoroida nuorempia insinöörejä ja johtaa teknisiä keskusteluja. Menestyksen määritelmä - Robustit ja skaalautuvat UCIe / D2D analogiset IP-ratkaisut, jotka täyttävät suorituskyky-, teho- ja luotettavuustavoitteet. - Sujuva yhteistyö suunnittelu-, verifiointi- ja pakkaustiimien välillä. - Ennustettava toteutus projektin virstanpylväiden ja KPI/OKR-tavoitteiden mukaisesti. - Vahva omistajuus arkkitehtuurista piihin.