Huvudkonstruktionsingenjör - Cadence - Shanghai, Kina

Hos Cadence anställer och utvecklar vi ledare och innovatörer som vill göra skillnad i teknikvärlden. Huvudsakliga ansvarsområden Ansvarig för schemaläggning, design, utveckling och support av IP-modeller för systemminnen såsom SDRAM (LPDDR, HBM), NAND Flash (ONFI/QSPI/OSPI), eMMC, SD-kort, DFI och UFS-modeller för användning i hårdvarubaserade verifieringsprodukter. Ansvarig för att uppdatera, underhålla, dokumentera och stödja befintliga systemminnesmodellprodukter. Arbeta som individuell bidragsgivare för RTL-design, verifiering, produktisering och dokumentation av minnes-IP. Samverka med interna och externa kunder för att arbeta med olika problem och lösningar relaterade till emulering, simulering eller verifiering. Arbeta som teammedlem för korsverifiering och korsutbildning inom minnes-IP samt utveckling och användning av livscykelprocesser för att säkerställa produktkvalitet. Jobbkrav: Tjänsten kräver MSEE, eller motsvarande, med ett minimum av 5 års betydande erfarenhet av att designa komplexa protokoll och/eller hårdvarusystem. MÅSTE ha utmärkta kommunikationsfärdigheter i både skriftlig och talad engelska. Flytande och omfattande kunskaper i RTL-design med Verilog/SystemVerilog krävs tillsammans med erfarenhet av RTL-verifieringsverktyg och flöden. Måste utmärka sig i och uppvisa solida erfarenheter/färdigheter inom felsökning. Emotionellt intelligent samarbetspartner och kommunikatör. Erfarenhet av samarbetsverktyg och processer på teamnivå. Drivkraft och förmåga att schemalägga arbetsbelastning och planera egna uppgifter effektivt samt koordinera med och anpassa sig till andras behov och prioriteringar vid behov. Agil! Adaptiv! Verifieringserfarenhet med Cadences simulerings- och/eller emuleringsprodukter är ett PLUS. Programmeringserfarenhet med skriptspråk som Perl, TCL, C-shell är ett PLUS. Erfarenhet av design och drift av minnessubsystem är ett PLUS.