Johtava suunnitteluinsinööri - Cadence - Shanghai, Kiina

Cadencessa palkkaamme ja kehitämme johtajia ja innovaattoreita, jotka haluavat vaikuttaa teknologian maailmaan. Keskeiset vastuualueet Vastaa järjestelmätason muistien IP-mallien, kuten SDRAM (LPDDR, HBM), NAND Flash (ONFI/QSPI/OSPI), eMMC, SD-kort, DFI ja UFS-mallien aikataulutuksesta, suunnittelusta, kehittämisestä ja tuesta rautapohjaisissa verifiointituotteissa. Vastaa myös olemassa olevien järjestelmätason muistimallituotteiden päivittämisestä, ylläpidosta, dokumentoinnista ja tuesta. Toimii asiantuntijana RTL-suunnittelussa, verifioinnissa, tuotteistamisessa ja muisti-IP:n dokumentoinnissa. Toimii yhteistyössä sisäisten ja ulkoisten asiakkaiden kanssa ratkaistakseen emulointiin, simulointiin tai verifiointiin liittyviä ongelmia ja ratkaisuja. Toimii tiimin jäsenenä muisti-IP:n ristiinverifioinnissa ja ristiinkoulutuksessa sekä elinkaariprosessien kehittämisessä ja käytössä tuotteen laadun varmistamiseksi. Työvaatimukset: Tehtävä edellyttää sähkötekniikan maisterintutkintoa (MSEE) tai vastaavaa sekä vähintään 5 vuoden merkittävää kokemusta monimutkaisten protokollien ja/tai rautajärjestelmien suunnittelusta. VAATIMUS: erinomaiset kirjalliset ja suulliset englannin kielen viestintätaidot. Sujuva ja laaja RTL-suunnittelutuntemus Verilog/SystemVerilog-kielillä on välttämätön, samoin kuin kokemus RTL-verifiointityökaluista ja -prosesseista. On oltava erinomainen ja osoitettava vahva kokemus/taidot vianetsinnässä. Emotionaalisesti älykäs yhteistyökumppani ja viestijä. Kokemus tiimikohtaisista yhteistyötyökaluista ja -prosesseista. Kyky aikatauluttaa työkuormaa ja suunnitella omia tehtäviä tehokkaasti sekä koordinoida ja mukautua muiden tarpeisiin ja prioriteetteihin tarvittaessa. Agiili! Adaptiivinen! Verifiointikokemus Cadencen simulointi- ja/tai emulointituotteiden käytöstä on ETU. Ohjelmointikokemus skriptikielistä, kuten Perl, TCL, C-shell, on ETU. Kokemus muistialijärjestelmien suunnittelusta ja toiminnasta on ETU.