Silicon Labs-logo
Julkaistu 10. elokuuta 2026 · 4 päivää sittenViimeksi nähty 13. elokuuta 2026Arvioitu päättymispäivä 14. syyskuuta 2026

Design Verification Engineer

Lead Engineer - Design Verification (Low power UPF/CPF)
Hyderabad, Intia
Paikkasidonnainen työ · Ohjelmistokehitys
Kokoaikainen · Senior-taso
English
Ei henkilöstöjohtamista
6 vuoden kokemus
Tietoa tehtävästä

Silicon Labs (NASDAQ: SLAB) on johtava matala-virran langattoman yhteyden innovoija. ...

Työn tiedot

Vastuualueet

  • Ymmärrä ja varmista virtamaailmat ja virtun tarkoitus (UPF/CPF)
  • Kehitä ja suorita matalan virran tilojen testisuunnitelmia
  • Vastaa DV:n loppuun asti: testibotten kehitys, testitapaukset, olettamukset, virheenkorjaus (RTL/UPF)
  • Ohjaa toiminnallisen ja kattavuuden sulkeutumista
  • Rakenn kaikkia SystemVerilog/UVM-verifiointia ympäristöjä
  • Toteuta virransäästöverifiointi ja virheiden ratkaisu monimutkaisissa asioissa
  • Yhteistyö monialaisissa tiimeissä ja tutki edistyneitä DV-menetelmiä

Vaatimukset

  • Sähkö- tai tietojenkensläkkeen tekniikan kandidaatti/tai maisteri
  • 6–8 vuoden kokemus designin varmennuksesta
  • Vahvat SystemVerilog/UVM-taidot
  • Kokemus assertion-pohjaisesta ja kattavuusohjautuvasta verifioinnista
  • Vankka ymmärrys matalan virran suunnittelutekniikoista
  • Kokemus UPF/CPF-verifioinnista
  • Tuntemus matalan virran SoC-rakenteista (kytkinkatkaisu, eristys, taso-siirtimet, retention)
  • Hyvä virheenkorjaus- ja ongelmanratkaisukykyä

Taidot ja teknologiat

SystemVerilogUVMUPF/CPFRTLScripting (Python/Perl)ASIC-tools ja prosessit
Seen 19 hours agoPartial Schema
Silicon Labs-logo
Silicon Labs · 1 avointa tehtävää
Suosituimmat sijainnit: Espoo, Suomi · 1
Näytä yritysprofiili
Yleisimmät rekrytoidut roolit
Senior Systems Engineer
1
Roolitasojen jakautuma
Senior (1)

Help us improve JobCrawls — sign in to sync saved jobs across devices, or send feedback anytime.